20 Mar IEEE Standard for SystemVerilog (1800-2017)

최근 새로운 SystemVerilog standard인 IEEE Std 1800-2017이 공개되었다. 학교 또는 회사에 소속되어 있지 않아 IEEE 권한이 없는 개인도 SystemVerilog LRM을 무료로 다운로드 받을 수 있다. IEEE Standards Association, Accellera 등이 함께 진행하는 IEEE GET Program에 의해 design automation standard와 같은 문서가 무료로 제공되는 덕분이다.

IEEE Std 1800-2017

이번에 release 된 standard는 큰 업데이트보다는 보완, 개선 정도의 작은 업데이트가 주를 이룬다. 따라서 새롭게 추가되거나 사라진 feature도 없으며, 이전 standard와의 호환성 문제도 없다. Class의 constructor 내부에서의 virtual method 사용, generate block 내에서의 modport 사용 등과 관련된 비교적 큰 업데이트도 있지만 일상적인 검증 업무에서 자주 마주하게 되는 내용은 아니므로 혹시라도 관련 내용이 필요한 경우 standard 문서 또는 Accellera Mantis 페이지를 참고하면 된다. 아래 그림을 클릭하면 SystemVerilog LRM을 다운로드 받을 수 있는 페이지로 이동한다. 회원가입과 간단한 Terms of Use 동의 절차만 거치면 다운로드 링크가 활성화 된다.

References

• http://ieeexplore.ieee.org/browse/standards/get-program/page
• https://blogs.mentor.com/verificationhorizons/blog/2018/02/23/new-and-improved-systemverilog-1800-2017
• http://www.verilab.com/blog/2018/02/ieee-std1800-2017-for-systemverilog-what-changed

IKS

Jung Ik Moon
Verification Engineer

iksciting.com